TSMCは新しい2nmノードで電力と効率に重点を置いています

台湾積体電路製造会社 (TSMC) はこのほど正式に発表しました。 2nmノード、N2と呼ばれます。 2025 年中にリリースされる予定で、新しいプロセスには新しい製造技術が導入されます。

TSMC のティーザーによると、2nm プロセスは、以前のプロセスと比較して純粋なパフォーマンスが向上するか、同じ電力レベルで使用した場合、電力効率が大幅に向上します。

TSMC は新しい 2N テクノロジーについて長々と語り、そのアーキテクチャの内部動作を説明しました。 2N は、ゲートオールアラウンド電界効果トランジスタ (GAAFET) を使用する TSMC の最初のノードとなり、N3E ノードと比較してチップ密度が 1.1 倍増加します。 2Nがリリースされる前に、TSMCは3nmチップを発売する予定ですが、これは2022年のTSMCテクノロジーシンポジウムでも予告されています。

3nm ノードは 5 つの異なる層で提供される予定で、新しいリリースごとにトランジスタ数が増加するため、チップのパフォーマンスと効率が向上します。 TSMC は、N3 から始まり、後に N3E (エンハンスド)、N3P (パフォーマンス エンハンスド)、N3S (密度エンハンスド)、そして最後に「超高性能」N3X をリリースします。 最初の3nmチップは今年後半に発売されると言われている。

発売日という点では 3nm プロセスの方が近いですが、まだ数年先ですが、もう少し興味深いのは 2nm です。 2nm ノードに関する TSMC の目標は明らかであるようです。それは、ワットあたりのパフォーマンスを向上させて、より高いレベルの出力と効率の両方を可能にすることです。 アーキテクチャ全体としては、お勧めできるものがたくさんあります。 GAA ナノシート トランジスタを例に挙げてみましょう。 四方をゲートで囲まれた水路があります。 これにより漏れが減少しますが、チャネルも広くなり、パフォーマンスが向上します。 あるいは、チャネルを縮小して電力コストを最適化することもできます。

N3 と N2 は両方とも、N3 と比べてパフォーマンスが大幅に向上します。 現在のN5それらのすべてで、消費電力とワットあたりのパフォーマンスのバランスを選択できます。 例として（最初に共有されたのは トムのハードウェア)、N3 を N5 と比較すると、同じ周波数で使用した場合、生のパフォーマンスが最大 15% 向上し、電力が最大 30% 削減されます。 N3E では、この数字がさらに高まり、それぞれ最大 18% と 34% になります。

さて、N2 は、物事がエキサイティングになり始める場所です。 N3E ノードと同じ消費電力で使用した場合、最大 15% のパフォーマンス向上が期待できます。 周波数が N3E によって提供されるレベルまで引き下げられると、N2 は最大 30% 低い電力を供給します。 消費。

N2 はどこで使用されますか? モバイル システムオンチップ (SoC)、高度なチップに至るまで、あらゆる種類のチップに採用される可能性があります。 グラフィックスカード、同様に高度なプロセッサを搭載しています。 TSMCは2nmプロセスの特徴の1つとして「チップレット統合」を挙げている。 これは次のことを意味します 多くのメーカーは、N2 を使用してマルチチップレット パッケージを活用し、さらに多くの電力を製品に詰め込む可能性があります。 チップス。

プロセス ノードが小さいことは決して悪いことではありません。 N2 が登場すると、あらゆる種類のハードウェアに高性能が提供されます。 最高のCPU そして GPU、消費電力と熱を最適化しながら。 ただし、それが起こるまでは待たなければなりません。 TSMCは2025年まで量産を開始しないため、現実的には2026年までに2nmベースのデバイスが市場に投入される可能性は低いでしょう。

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